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回770：
一、楼主反应很快，不过呢从没正面回答的767楼提出的问题，对我的回答也是断章取义，比如： “ 你只错了一个符号吗？前面那个帖子翻过去还没几楼呢，这么快就不认账了，你们这些人啊，还来跟我谈人品，可笑可笑。”这句，我说我只错了一个符号吗？我不是说补了三个字吗“
我在767的原文是：“ 1.楼主提到的相噪表述错误，进而怀疑我的理解错误，这个怀疑是有道理的！当然715这个帖我也不是要误导大家，因为我不是专业搞这个的，所以我给出了资料来源（我一般不在这个论坛提HIFIDIY论坛）希望大家自己去查找资料。既然楼主认为规范很重要（我不觉得在论坛这个很重要，但前面有人教育“读不进书”说表达要规范），现按一级核心的表述修改如下：”以时钟的随机Jitter来说吧，从时域上来说每个时钟周期的相位变化是一个随机事件，每次变化幅度都不一样，但当我们从统计角度看时，转到频域，就称为相噪，如果时钟直接由晶振分频而来，则相噪的幅度和频率偏移成反比关系，通常在1HZ时的相噪可达-60DB。具体技术分析可用谷歌查“GOLDY论晶系列”找到相关资料。“增加了两个字和一个符号（红色）。在此自我检讨一下，今后要用对待写科技论文的态度对待本坛的帖子，因为一字之差。谬之千里。至于我是不是真懂相噪，因为我不是吃这碗饭的，在此也不作争论，以免离题。”
我在715帖的原文是：“以时钟的随机Jitter来说吧，从时域上来说每个时钟周期的相位变化是一个随机事件，每次变化幅度都不一样，但当我们从统计角度看时，转到频域，就称为相噪，如果时钟直接由晶振分频而来，则相噪的幅度和频率成反比关系，通常在1HZ时的相噪可达60DB。具体技术分析可用谷歌查“GOLDY论晶系列”找到相关资料。”
关注本主题的朋友可以自己去看！
二、 楼主在770楼回答我767的第三点是这样回答的：“谁说很音频行业出来的芯片很粗了？是你自己没看到，就冤枉别人，你不是说DIR9001吗，那我就贴DIR9001芯片规格书的内容给你看，这个资料可不是什么保密的资料，它是任何一个人都能下载到的，它里面明确的定义了，它对输入jitter的要求是你外面输入的信号jitter能够满足spdif协议(IEC 60958-3)的要求就够了，因为跟它连接的设备不能只是它自家的芯片，要跟符合标准的设备能够互联互通，而spdif协议对jitter的要求，前面有人已经贴出来了，我也贴出来过，都是ns级别的要求”
我在767的原文是：
我们在讨论数字音频时钟的Jitter（主要是进入DAC的时钟），楼主却搞个通信的SGII规范的时钟P-P精度来说明，这算技术讨论？ 你要给个你内部拿到的什么DIR9001、WM8805或都富士通内部测试的超高精度PLL时钟恢复芯片的精度说明什么的，我还真没法驳你。 PS：这里要说一点，就是音频行业出来的芯片说明很粗，都带点忽悠人的味道，远比不上专业的网络、通信的芯片说明。大家有兴趣可以看AD797芯片数据表中拿自己和OPA627的对比（拿其它厂家的顶级产品对比是很少见的）。
我在715帖说DIR9001的厂家PDF上只写了系统恢复时钟Jitter的RMS值是50ps，却不给曲线和其它相关参数尤其是最大值（P-P值）。楼主在731楼给了个用于通信行业的SGII接口标准来说明，现在给个DIR9001对输入Jitter的容忍度出来（要知道超出这一容忍度后，DIR9001就锁不住输入信号了）。
三、回答我767帖的第2点时是这样回答的：为什么只移动1-2次不够？难道1-2次波形没畸变吗？我可没说过必须跟时钟同步，你自己yy出来的，你自己去振动吧
楼主总要别人给证明，自己却不去证明为什么只移动1-2次就可以模拟典型的每秒12M多次的时钟抖动。（主要指目前典型的DAC芯片的I2S的输入主时钟）
而我在767楼对楼主提出的问题的回答是这样的：“楼主提到”我啥时候说过头部要摇动200000000次的了？我可没说过这样的话，你自己乱yy出来的东西，别扣我头上啊，呵呵“，楼主你是没提到，但Jitter是发生在时钟的每个周期里的偏移，所以楼主在1楼举的例子只移1-2次是不够的，你一定要用移动头的实验来证明，则你的头部移动频率必须和时钟同步（不同步也要同频吧），至于偏移是1mm还是0.01mm这个就和时钟系统的Jitter有关了。所以我说的是1-200000000HZ，即1到200MHZ(这总涵盖音频系统的时钟了吧？
所有人根据直觉都知道，只有准确的模拟才能还原事情的真相，所以我说，时钟是如何抖动，楼主就如何用头部1：1的摆动来还原，这样大家比较容易相信。你当自己是神一样，说用1-2次的移动就可以说明Jitter不可闻，还不用证明，把大家都当傻瓜？所以我在767帖里说了，打神棍的也可能是神棍！
四、楼主对我767帖的第4点回答更有意思：
我怎么没看到哪个权威的人在用？难道波形变形之后拉长变窄，面积不变，那是不是就代表对声音没有影响了呢？频谱完全变了，还说没影响，跑去简单的算能量，真是笑话啊。
确实是个笑话！当数字部分的时钟发生抖动时，波形会拉长或变窄，但Jitter对转换后的模拟信号的影响也是拉长变窄？如果MCLK的频率是256FS，则16/44.1数字音频的MCLK的频率是11.2896M，如果要还原20HZ的正弦波，则要5644800个时钟周期才能合成一个完整周期20HZ的正弦波，这其中经过了5644800次时钟抖动，这些抖动合成的效果是将波形拉升或变窄？ 我就凭楼主这样理解Jitter对音频的影响，就可以判断楼主根本就不懂。我在350帖里的计算方法是很粗漏，有很多限定条件，在350楼我也给出了限定条件，这个计算方法简单用得人很多，我不是AES会员，不搞音频和数字信号分析这行，所以也不知道如何用其它数学方法来计算Jitter。但楼主你能说我算错了？我采用计算方法简单，楼主能说出哪里错了？简单不是错！
五、楼主大770楼对我767楼第5点的回答又是回避：
我在767楼这样说：24bits系统理论SNR和THD+N都可以到144DB，但目前商品DAC芯片SNR最高只有127DB，THD+N只有113DB，按我在350楼的计算方法，要达到144DB，Jitter必须小于1.36ps，如果Jitter在45ps左右，则DAC的THD+N指标不可能大于114DB。 楼主说16bits和24bits对时钟Jitter要求没差别，倒是高论，如果能证明，可以在SCI刊物上发论文了，再不济也能成为AES的高级会员什么的。
楼主回答像是神一样：上面已经说了你的理论首先都是错误的，你的推导过程也一点儿都没有，144DB，必须小于1.36ps，这么精确的值你都能yy出来呀？你要证明你不是yy的，来发个过程啊，你要不要乘个圆周率，这样的值看起来更牛b，1.36*3.14159265358979323846=4.2725660088821188043056ps 怎么样，够牛b吧？也许这样相信你不是yy出来的人会出现了。 ”上面已经说了你的理论首先都是错误的“这句话是所谓的”大预言术吧？我350楼就说了这个算法是一个比较通行的算法，网络上就很多，要我说一百遍，你才会自己去找推导？楼主你的推导在哪里，是不是国际首创？什么时候在AES的大会上宣读的的推导？
六、楼主说的ASIO驱动原意是降低延时，不是降Jitter这句话很在理！但楼主你分析过USB音频的特性过没有？你按我说的测试方法测试过没有？没有的话请先测试后再看一下这篇文章：http://www.audialonline.com/html/articles/spdif_or_usb/3.php，这篇文章有6页，请完整看完。
七、CS公司在CS8416的PDF中对芯片的Jitter处理特性有明确的说明，数据表第一页就给出了8416和8414两块芯片+DAC芯片后的THD+N后的差异，8416在192K时的Jitter是126ps（不知道是RMS还是P-P)值，并给出了相噪分析图，比TI的DIR9001要明确的多，对关注本主题的朋友很有参考价值。
科学理论总是在实践中不断被证实或不断被推翻，希望每一个关注这个主题的朋友都有启发，我自己在这个主题的阅读和参与中也很有收获。这几天在这个帖子上学浪费的时间太多了，我还是多看看其它高手的观点吧，希望少些意气之争，多些理性分析，冷静、再冷静。
[ 本帖最后由 lszyc 于 2011-4-13 14:27 编辑 ] |
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楼主: Dracula81
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狗仔卡
楼主
发表于 2011-4-13 12:20
