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国产DAC真的没有高水平的作品?非也!单片机控制8分时并联HiFi音频DAC

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发表于 2011-1-29 10:32 | 显示全部楼层 |阅读模式

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创梦的东东!感觉在国内算技术水平很高的,比国内某些一天到晚吹嘘的,实际却是大众化、没有任何技术含量的产品水平高太多!

声明:非广告!介绍给大家看看,国内也是有牛人的。


所谓分时间并联就是几个DAC并联的时候,DAC输出的模拟信号不是同时出现在后级的LPF(或者IV)电路上,8个DAC输出的模拟信号是分8个不同的时间,顺序叠加上去的.简单的讲,如果直接并联,从一个电压到下一个电压,并联得到的是一下子变大8倍的一个模拟量,分时并联是则是分八个阶梯累加上去的(当然中间过程时间非常短);这样做的好处可以使得模拟输出的曲线变得更光滑,听觉上密度感会更强.



8分时并联是在看了金嗓子DP800 机器,有感而作,从设计到调整,历时大概2年,中间修改了几次板子

第一版设计完成在2008年9月,想来到现在已经两年多了,光阴如箭啊;这里是第二版的改良版,架构基于第二版基础上.8分时并联的优点是各个DAC能互相插补误差,输出平滑模拟曲线,听感细腻,顺滑.


参数规格:
数字接收:WM8805 低抖动(50ps)
DAC:WM8740 x8
数据处理:XC95288XL
数据处理方式:I2S数据信号8分时输出给DAC(wm8740),DAC输出通过叠加运算(电压)输出模拟量,此模拟量通过低通最终输出
数字输入采样率:44.1KHz,48KHz,96KHz
输入信号支持:Coaxial, BNC, Optical(光纤), AES(平衡),I2S
模拟输出:XLR(平衡),RCA(单端)
输出电平:
   单端:3.2V
   平衡:+/- 3.2V
输入电压:AC220V
RMAA 测试报告:
  测试用的声卡是EMU 1212
这是单独测试:
    http://www.cdream5.com/htm/te/DAC8_44_1 24bit.htm
这是对比测试,含EMU1212 自身环路测试(外部环路),DAC8 测试报告,参考的厂机 THETA DSPro PrimeII:
    http://www.cdream5.com/htm/te/C2.htm



DAC部分:
左右声道独立板子,一个DAC含两个声道的信号,经过数字处理后,让它都只输出一个声道的数据,然后将两个输出信号并联,即一个DAC芯片就是一个2并联,4个,就是8并联,时序也是8分时架构,1DAC输出后,1号DAC工作,接着3号DAC工作,最后4号DAC,完成8分时序



效果图:

局部:





























 








[ 本帖最后由 wvwvwv 于 2011-1-29 14:21 编辑 ]
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发表于 2011-1-29 10:56 | 显示全部楼层
        高人!能否介绍一下解码芯片并联的原理和好处,本人一直搞不懂,多谢了!
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发表于 2011-1-29 11:35 | 显示全部楼层
满目飞利浦! 做工严谨规范 漂亮! 这东东弄到国外,大概能卖几百甚至上千美刀吧?
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发表于 2011-1-29 11:44 | 显示全部楼层
国产DAC也只是能做出声而已,如果测试下电路板的信噪比就能明白真相了[s:68] [s:68]
音联邦
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 楼主| 发表于 2011-1-29 12:15 | 显示全部楼层
RMAA 测试报告:
  测试用的声卡是EMU 1212
这是单独测试:
    http://www.cdream5.com/htm/te/DAC8_44_1 24bit.htm

RightMark Audio Analyzer test report
Testing deviceDAC8_44.1 24bit
Sampling mode24-bit, 44 kHz
Interface
Testing chainExternal loopback (line-out - line-in)
RMAA Version6.2.3
20 Hz - 20 kHz filterON
Normalize amplitudeON
Level change0.2 dB / 0.2 dB
Mono modeOFF
Calibration singal, Hz1000
Polarity inverted/inverted




Summary
Frequency response (from 40 Hz to 15 kHz), dB
+0.06, -0.49
Good
Noise level, dB (A)
-102.5
Excellent
Dynamic range, dB (A)
104.9
Excellent
THD, %
0.0005
Excellent
THD + Noise, dB (A)
-93.0
Very good
IMD + Noise, %
0.0024
Excellent
Stereo crosstalk, dB
-100.2
Excellent
IMD at 10 kHz, %
0.0041
Excellent
General performance
Very good




Frequency response

From 20 Hz to 20 kHz, dB
-0.86, +0.06
From 40 Hz to 15 kHz, dB
-0.49, +0.06




Noise level

Left
Right
RMS power, dB
-100.8
-102.9
RMS power (A-weighted), dB
-101.2
-103.8
Peak level, dB FS
-83.3
-83.4
DC offset, %
+0.0
+0.0




Dynamic range

Left
Right
Dynamic range, dB
+104.2
+104.4
Dynamic range (A-weighted), dB
+104.8
+105.1
DC offset, %
-0.00
-0.00




THD + Noise (at -3 dB FS)

Left
Right
THD, %
+0.0005
+0.0005
THD + Noise, %
+0.0022
+0.0022
THD + Noise (A-weighted), %
+0.0022
+0.0022




Intermodulation distortion

Left
Right
IMD + Noise, %
+0.0024
+0.0025
IMD + Noise (A-weighted), %
+0.0024
+0.0024




Stereo crosstalk

Left
Right
Crosstalk at 100 Hz, dB
-94
-106
Crosstalk at 1000 Hz, dB
-92
-106
Crosstalk at 10000 Hz, dB
-93
-102




IMD (swept tones)

Left
Right
IMD + Noise at 5000 Hz,
0.0027
0.0028
IMD + Noise at 10000 Hz,
0.0039
0.0039
IMD + Noise at 15000 Hz,
0.0055
0.0056






这是对比测试,含EMU1212 自身环路测试(外部环路),DAC8 测试报告,参考的厂机 THETA DSPro PrimeII:
    http://www.cdream5.com/htm/te/C2.htm



EMU1212_EX LOOP
DAC8_44.1 24bit
THETA DSPro PrimeII
RightMark Audio Analyzer test
Testing chain: External loopback (line-out - line-in)
Sampling mode: 24-bit, 44 kHz


Summary
TestEMU1212_EX LOOPDAC8_44.1 24bitTHETA DSPro PrimeII
Frequency response (from 40 Hz to 15 kHz), dB:+0.03, -0.22+0.06, -0.49+0.02, -0.14
Noise level, dB (A):-110.4-102.5-93.7
Dynamic range, dB (A):110.9104.995.0
THD, %:0.00060.00050.0033
IMD + Noise, %:0.00120.00240.0064
Stereo crosstalk, dB:-108.8-100.2-87.4




Frequency response

Noise level

Dynamic range

THD + Noise (at -3 dB FS)

Intermodulation distortion

Stereo crosstalk


[ 本帖最后由 wvwvwv 于 2011-1-29 12:22 编辑 ]
香港弦声音响
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发表于 2011-1-29 12:31 | 显示全部楼层
如果仅以吴兄一楼的表述,我看不出有什么优越之处,反而认为是画蛇添足之举。
DAC的本质是以开关量去控制不同电阻的接入从而获得不同的模拟分压输出。而这些芯片内的电阻,即使在最严格的精度控制范围内也是存在随机的离散的,导致转换后输出电压也存一定程度的离散,多片DAC并联正是用于平滑这种离散,同时提高带载能力,减少DAC之后的电路对DAC输出的非线性牵引。
如果各DAC分时工作,在没有措施大幅度改善该芯片工作周期内〈1/4或1/8全工作时间〉输出特性的话,那实在是多此一举。
风吹柳花,绿水荡漾,清夜美人恰同舟......
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发表于 2011-1-29 12:40 | 显示全部楼层
这你就不懂了?不能光从技术上去认识,金嗓子让D/A后面输出带上一点延时是很高明的做法,比直接输出并联好听![s:97] [s:97] [s:97]
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发表于 2011-1-29 12:48 | 显示全部楼层

整一台先听一听?

超强设计,支持探索,期待超值![s:20]
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发表于 2011-1-29 12:58 | 显示全部楼层

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原帖由 勃总 于 2011-1-29 12:40 发表
这你就不懂了?不能光从技术上去认识,金嗓子让D/A后面输出带上一点延时是很高明的做法,比直接输出并联好听![s:97] [s:97] [s:97]

这是两个概念。产品作者的这段“所谓分时间并联就是几个DAC并联的时候,DAC输出的模拟信号不是同时出现在后级的LPF(或者IV)电路上,8个DAC输出的模拟信号是分8个不同的时间,顺序叠加上去的.简单的讲,如果直接并联,从一个电压到下一个电压,并联得到的是一下子变大8倍的一个模拟量,分时并联是则是分八个阶梯累加上去的(当然中间过程时间非常短);这样做的好处可以使得模拟输出的曲线变得更光滑,听觉上密度感会更强.”表述完全没有逻辑,什么叫“一下子变大8倍”?难道后面7个DAC是突然加上去的?有点扯了吧……你要说听感好那尽管用上一切形容词,如果讲技术那就得严谨,否则就是扯淡!如果作者确实是个技术高人,我想他无论如何不会犯这样可笑的逻辑或表述错误。

[ 本帖最后由 风吹柳花 于 2011-1-29 13:05 编辑 ]
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发表于 2011-1-29 13:12 | 显示全部楼层
夏普GF777里面还有个弹簧延时混响器,堂音绕梁呵,老勃,听感也不错哦……
风吹柳花,绿水荡漾,清夜美人恰同舟......
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 楼主| 发表于 2011-1-29 13:25 | 显示全部楼层
“所谓分时间并联就是几个DAC并联的时候,DAC输出的模拟信号不是同时出现在后级的LPF(或者IV)电路上,8个DAC输出的模拟信号是分8个不同的时间,顺序叠加上去的.简单的讲,如果直接并联,从一个电压到下一个电压,并联得到的是一下子变大8倍的一个模拟量,分时并联是则是分八个阶梯累加上去的(当然中间过程时间非常短);这样做的好处可以使得模拟输出的曲线变得更光滑,听觉上密度感会更强。”

这一段话引用的是作者第一版分时DAC帖子里的解释。在hifidiy论坛,地址屏蔽,贴不过来。
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 楼主| 发表于 2011-1-29 13:34 | 显示全部楼层
在其他地方找到的一些关于分时DAC资料,也许与这个DAC的原理并不相符,仅供参考

http://www.ampdiy.com/bbs/viewthread.php?tid=296

“分时并联DAC”实际上也是想以N倍插值的方式来简化LPF。不同的是DF是把数字信号运算插值(插值的幅值决定于算法),而分时并联是将模拟输出“插值”,也就是一个BCK周期内,原本一个模拟信号变成并列等幅的8个(注意制作者画的那个阶梯级加图是不正确的,那种情况只能在具有积分延迟的LPF上才能实现。相反,图示的阶梯累加信号实际上用数字插值方式以最简单算法就能实现的),把粗锯齿变成了细锯齿有利于简化LPF,减小相移。但至少我们在理论上看它和数字插值比毫无优势,反而实现起来更复杂、更困难、更没保障性。
金嗓子没公布它们的具体做法,而是一个时序示意图,而且只是用于连续脉冲编码的DSD解码的,同机的PCM却反而没使用“分时并联”。因此显然还缺乏“示范意义”
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发表于 2011-1-29 13:39 | 显示全部楼层
原帖由 风吹柳花 于 2011-1-29 12:31 发表
如果仅以吴兄一楼的表述,我看不出有什么优越之处,反而认为是画蛇添足之举。
DAC的本质是以开关量去控制不同电阻的接入从而获得不同的模拟分压输出。而这些芯片内的电阻,即使在最严格的精度控制范围内也是存在随机 ...

        言简意赅,大概知道并联的道理了。
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 楼主| 发表于 2011-1-29 13:49 | 显示全部楼层
上原作者的论文
1.jpg
2.jpg
3.jpg
4.jpg
5.jpg
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发表于 2011-1-29 14:10 | 显示全部楼层
原帖由 wvwvwv 于 2011-1-29 13:34 发表
在其他地方找到的一些关于分时DAC资料,也许与这个DAC的原理并不相符,仅供参考

http://www.ampdiy.com/bbs/viewthread.php?tid=296

“分时并联DAC”实际上也是想以N倍插值的方式来简化LPF。不同的是DF是把数字 ...

这么说就可以理解“分时并联”的道道了,实际是模拟插值。微观地看DAC输出,时间轴上前后电压点是有阶越的,这也是必须使用LPF平滑的原因之一,多DAC分时并联,实际是以各DAC模拟输出微小的时延来试图平滑这种阶越,想象一下楼梯,如果在楼梯的侧剖面上密集地延伸出若干个复制的剖面……呵呵,个人认为这不是一种很有说服力的技术
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