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发表于 2024-5-27 19:35
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本帖最后由 gujiecmzx 于 2024-5-27 19:38 编辑
theurgy 发表于 2024-5-27 19:24
CD的jitter即抖动,分为时序抖动以及位抖动。CD机发生时序jitter一般情况都是缓冲欠载所致,那么为什么会 ...
我发现你对jitter的理解和常规的不一样啊!
你说的这些不叫抖动,叫处理错误,是无法接受的
百度百科是这么说的,供参考和讨论:
时钟信号抖动
信号时间与理想事件时间的偏差
时钟抖动是指信号时间与理想事件时间的偏差[1]。
中文名
时钟信号抖动
外文名
jitter
时钟抖动(jitter)定义为指信号时间与理想事件时间的偏差(deviation),抖动中含有确定抖动(DJ, deterministic jitter)成分和随机抖动(RJ, random jitter)成分,理想事件的参考点可以选在时钟信号的50%处(图1)。确定抖动通常由串扰、电磁干扰、同时开关输出(SSO, simultaneous switching output)等引起。随机抖动RJ服从高斯分布,通常可以由半导体晶体结构的热震动和半导体掺杂密度不均匀中共价电子等引起。
时钟的抖动情况取决于时钟发生器的结构,它是由于将电荷泵(charge pump)的信号直接传送至VCO不稳定的情况下产生,通常用很好的环形滤波电路可以减小其影响。不同的时钟发生电路产生的时钟抖动有差异。在基于标准单元的数字集成电路设计中,时钟产生电路PLL一般都是通过IP的形式集成在SoC中,故时钟的抖动作为PLL的属性,是用户作时钟树综合需要知道的必要信息之一。
时钟信号的抖动又称为时钟的不确定性(uncertainty),在时钟树综合时无法对时钟抖动进行相应的优化,只能考虑到其影响,由此可见抖动是先天存在的,不确定性是认为定义的。在建立理想时钟时我们用set_clock_uncertainty这个参数来设定抖动值。例如:
set_clock_uncertainty 0.3 [get_clock{*}]
该句定义了所有的时钟信号上存在了0.3ns的不确定性。一般情况下,在逻辑设计阶段,将时钟的不确定性设置得较大,从而给时钟树综合的偏差(skew)值预留一定的范围,在时钟树综合之后,可以将该值设定得较小,一般根据工艺和设计的情况而定。例如,在时钟树之后,真实时钟代替了理想时钟,在不考虑时钟抖动的情况下,把它的值设为零,若考虑时钟抖动,则把抖动值设定为相应工艺条件下的真实抖动值[1] 。
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